重磅！0.2nm路線(xiàn)圖來(lái)了！詳細(xì)講解技術(shù)實(shí)現(xiàn)！

來(lái)源：tomshardware

編譯：EETOP

世界上最先進(jìn)的半導(dǎo)體研究機(jī)構(gòu) Imec 最近在比利時(shí)安特衛(wèi)普舉行的未來(lái)峰會(huì)上分享了其亞1nm和晶體管路線(xiàn)圖。

該路線(xiàn)圖讓我們大致了解了到 2036 年Imec將在其實(shí)驗(yàn)室與臺(tái)積電、英特爾、三星和 ASML 等行業(yè)巨頭合作研發(fā)的下一個(gè)主要工藝節(jié)點(diǎn)和晶體管架構(gòu)的時(shí)間表。該路線(xiàn)圖包括突破性晶體管設(shè)計(jì)，從持續(xù)到 3nm 的標(biāo)準(zhǔn) FinFET 晶體管發(fā)展到新的 Gate AllAround (GAA) 納米片和叉片設(shè)計(jì)，分別為 2nm 和 A7（7 埃），然后是突破性設(shè)計(jì)，如 CFET 和原子A5 和 A2 的通道。提醒一下，十埃等于 1nm，因此 Imec 的路線(xiàn)圖包含亞1nm工藝節(jié)點(diǎn)。

如果你不是半導(dǎo)體領(lǐng)域的，您以前可能沒(méi)有聽(tīng)說(shuō)過(guò)比利時(shí)校際微電子中心(imec)，但它與臺(tái)積電和 EUV 光刻機(jī)制造商 ASML 等知名公司并列為世界上最重要的半導(dǎo)體公司之一。雖然專(zhuān)注于半導(dǎo)體研究的imec并沒(méi)有大張旗鼓，但它是半導(dǎo)體行業(yè)的安靜基石，將英特爾、臺(tái)積電和三星等激烈的競(jìng)爭(zhēng)對(duì)手與ASML和應(yīng)用材料等芯片工具制造商聚集在一起。更不要說(shuō)把同樣重要的半導(dǎo)體軟件設(shè)計(jì)公司(EDA)，比如Cadence和Synopsys，牽手在一個(gè)非競(jìng)爭(zhēng)的環(huán)境中，這種合作使兩家公司能夠共同定義下一代工具和軟件，他們將用于設(shè)計(jì)和制造為世界提供動(dòng)力的芯片。

面對(duì)設(shè)計(jì)芯片和制造它們的工具的復(fù)雜性和成本急劇增加，標(biāo)準(zhǔn)化方法變得越來(lái)越重要。Imec 還與英特爾或臺(tái)積電等客戶(hù)合作，研發(fā)可用于最新處理器的新技術(shù)。該公司還因其與其長(zhǎng)期合作伙伴 ASML 一起幫助開(kāi)拓 EUV 技術(shù)而聞名。歸根結(jié)底，所有領(lǐng)先的芯片制造商都使用來(lái)自少數(shù)關(guān)鍵工具制造商的大部分相同設(shè)備，因此一定程度的標(biāo)準(zhǔn)化是必要的。然而，這需要在部署前十年開(kāi)始研發(fā)工作，這意味著與 AMD、英特爾和英偉達(dá)等公司的近期產(chǎn)品路線(xiàn)圖相比，imec 的路線(xiàn)圖可以讓我們對(duì)半導(dǎo)體行業(yè)即將取得的進(jìn)步有更長(zhǎng)遠(yuǎn)的了解。事實(shí)上，如果沒(méi)有 imec 提前數(shù)年開(kāi)展的協(xié)作工作，其中許多產(chǎn)品甚至都不可能實(shí)現(xiàn)。讓我們仔細(xì)看看路線(xiàn)圖及其背后的一些互補(bǔ)技術(shù)。?

定義問(wèn)題

隨著節(jié)點(diǎn)的進(jìn)步、成本的飆升以及對(duì)更多計(jì)算能力的需求，尤其是機(jī)器學(xué)習(xí)的非線(xiàn)性增長(zhǎng)，該行業(yè)面臨著越來(lái)越多的挑戰(zhàn)。

Imec 完全相信摩爾定律在它制定 52 年后仍然有效，盡管我們認(rèn)為這不適用于該定律的經(jīng)濟(jì)部分，該部分還定義了隨著時(shí)間的推移降低每個(gè)晶體管的成本。事實(shí)上，如上所示，由于更復(fù)雜的設(shè)計(jì)規(guī)則和更長(zhǎng)的設(shè)計(jì)周期，芯片設(shè)計(jì)成本正在飆升，從而導(dǎo)致每晶體管成本的增加。此外，單線(xiàn)程性能提升正在從 90 年代末和 2000 年代初的 50% 年增長(zhǎng)的令人興奮的日子放緩到每年約 5%。但是，如果我們不考慮密度或經(jīng)濟(jì)性，摩爾定律通常保持在每?jī)赡昃w管數(shù)量翻一番的軌道上——蘋(píng)果的 M1 Ultra 擁有 1140 億個(gè)晶體管。為了應(yīng)對(duì)單線(xiàn)程性能下降的趨勢(shì)，我們已經(jīng)看到 GPU 等特定領(lǐng)域計(jì)算設(shè)備（專(zhuān)為一組狹窄任務(wù)設(shè)計(jì)的專(zhuān)用處理器）的興起。這些設(shè)備通常高度并行化，因此可以更快地提高功率/性能和面積效率。

Imec 指出，雖然對(duì)更多計(jì)算能力的需求過(guò)去每?jī)赡攴环旧戏夏柖伤峁┑男阅芴嵘?，但機(jī)器學(xué)習(xí)/人工智能所需的原始計(jì)算能力大約每六個(gè)月翻一番。這提出了一個(gè)令人煩惱的問(wèn)題，因?yàn)榧词咕w管數(shù)量持續(xù)翻倍也無(wú)法跟上步伐。Imec 認(rèn)為，尺寸縮放（包括更好的密度和封裝技術(shù)）、新材料和設(shè)備架構(gòu)以及系統(tǒng)技術(shù)協(xié)同優(yōu)化 (SCTO) 的三管齊下的解決方案可以使行業(yè)保持在正軌上。

Imec 的晶體管和亞 1nm 工藝節(jié)點(diǎn)路線(xiàn)圖

第一步是啟用下一代設(shè)備。今天的第 4 代 EUV 光刻機(jī)的孔徑為 0.33，因此芯片制造商將不得不使用多重圖案技術(shù)（每層超過(guò)一次曝光）來(lái)創(chuàng)建 2nm 及以上的最小特征。由于晶圓必須為單層“印刷”兩次，因此出現(xiàn)缺陷的可能性更高。這將導(dǎo)致產(chǎn)量降低和周期（生產(chǎn)）時(shí)間延長(zhǎng)，從而導(dǎo)致成本增加。下一代 High-NA 型號(hào)（第 5 代）的孔徑為 0.55。這種更高的精度將允許在單次曝光中創(chuàng)建更小的結(jié)構(gòu)，從而降低設(shè)計(jì)復(fù)雜性并提高產(chǎn)量、周期時(shí)間（每小時(shí) 200 多片晶圓）和成本。Imec 和 ASML 預(yù)計(jì)這些工具將在 2026 年用于量產(chǎn)。第一個(gè)價(jià)值 4 億美元的高 NA 工具將于 2023 年上半年在 ASML 完成。Imec 將在 ASML 設(shè)施的測(cè)試實(shí)驗(yàn)室運(yùn)行，以加快芯片制造商對(duì)機(jī)器的訪(fǎng)問(wèn)速度（ASML 通常將該設(shè)備運(yùn)送到 imec 的晶圓廠(chǎng)）。

英特爾將成為第一家獲得高 NA EUV ?設(shè)備Twinscan EXE:5200 的公司，該設(shè)備預(yù)計(jì)將于 2025 年正式交付。上述相冊(cè)中的第二張PPT顯示了新型晶體管的路線(xiàn)圖，這些晶體管將實(shí)現(xiàn)進(jìn)一步的密度擴(kuò)展，并希望一些性能改進(jìn)，也是。Gate AllAround (GAA)/Nanosheet 晶體管于 2024 年首次亮相，采用 2nm 節(jié)點(diǎn)，取代了為當(dāng)今前沿芯片供電的 FinFET。我們已經(jīng)看到了幾家芯片制造商的公告，比如英特爾的四片 RibbonFET，它們采用了這種晶體管技術(shù)的不同變體。提醒一下，十埃 (A) 等于一 1nm。這意味著 A14 是 1.4nm，A10 是 1nm，我們將在 2030 年的時(shí)間框架內(nèi)與 A7 一起進(jìn)入亞 1nm 時(shí)代。然而，進(jìn)程命名節(jié)點(diǎn)約定已變成更多的芯片標(biāo)記營(yíng)銷(xiāo)活動(dòng)，而不是與任何類(lèi)型的物理測(cè)量相關(guān)的指標(biāo)。在現(xiàn)實(shí)世界中，有很多因素會(huì)影響工藝節(jié)點(diǎn)的經(jīng)濟(jì)性和性能，例如晶體管密度、峰值性能、每瓦性能、不同類(lèi)型的邏輯/電路、SRAM 密度等。在其圖表中，imec 使用金屬和多晶硅間距以及標(biāo)準(zhǔn)命名約定來(lái)提供一些其他重要指標(biāo)。我們還可以在 ASML 的PPT中看到晶體管密度測(cè)量值（上一張專(zhuān)輯中倒數(shù)第二張）。?

Imec 預(yù)計(jì)GAA/nanosheet 和 forksheet 晶體管（在最基本的層面上，GAA 的更密集版本）將持續(xù)通過(guò) A7 節(jié)點(diǎn)。互補(bǔ) FET (CFET) 晶體管將在 2032 年左右到達(dá)時(shí)進(jìn)一步縮小尺寸，從而實(shí)現(xiàn)更密集的標(biāo)準(zhǔn)單元庫(kù)。最終，我們將看到具有原子通道的 CFET 版本，這將進(jìn)一步提高性能和可擴(kuò)展性。?

正如您在最后兩張幻燈片（由 ASML 在活動(dòng)中展示）中所見(jiàn)，標(biāo)準(zhǔn) DUV 為我們帶來(lái)了 100 MTr/mm^2（每平方毫米兆晶體管，一種密度測(cè)量），而今天的 0.33NA 將推動(dòng)行業(yè)發(fā)展至 ~500MTr/mm^2。即將推出的高 NA 機(jī)器將需要在 2nm 上將其提高到 ~1000 MTr/mm^2，并且可能通過(guò)多圖案化來(lái)超越。?

Imec 的 BEOL?'Scaling Boosters' 路線(xiàn)圖

進(jìn)一步提高晶體管密度和性能特性也將需要增強(qiáng)的后端 (BEOL) 工藝。BEOL 步驟側(cè)重于將晶體管連接在一起，以實(shí)現(xiàn)通信（信號(hào)）和電力傳輸。

Imec 將這些二次密度提高技術(shù)稱(chēng)為“縮放助推器”，因?yàn)樗鼈冇兄谔岣呔w管密度和性能，即使它們與晶體管的尺寸/位置沒(méi)有直接關(guān)系。背面配電是將功率帶入芯片背面的一項(xiàng)關(guān)鍵進(jìn)步，英特爾已經(jīng)宣布了自己的這種技術(shù)版本，稱(chēng)為 PowerVIA。這種技術(shù)通過(guò)晶體管的背面將晶體管的所有功率直接路由到晶體管，將功率分配到晶體管的背面，而數(shù)據(jù)傳輸互連保持在另一側(cè)的傳統(tǒng)位置。分離電源電路和數(shù)據(jù)承載互連改善了電壓下降特性，允許更快的晶體管開(kāi)關(guān)，同時(shí)在芯片頂部實(shí)現(xiàn)更密集的信號(hào)路由。信號(hào)傳輸也受益，因?yàn)楹?jiǎn)化的布線(xiàn)可實(shí)現(xiàn)更快的導(dǎo)線(xiàn)，同時(shí)降低電阻和電容。Imec 堅(jiān)信背面供電將延伸到所有領(lǐng)先的芯片，并且已經(jīng)在這項(xiàng)技術(shù)上研究了五年，創(chuàng)造了自己獨(dú)特的專(zhuān)利背面供電技術(shù)。自然，熱量可能成為背面功率傳輸?shù)囊粋€(gè)問(wèn)題，因?yàn)榫w管將在通常散熱的硅一側(cè)放置金屬層。盡管如此，imec 告訴我們，使用的金屬（目前是銅）足以散熱以減少影響。但是，需要進(jìn)行一些設(shè)計(jì)考慮以適應(yīng)這種技術(shù)。?

路線(xiàn)圖的進(jìn)一步改進(jìn)包括用于互連的直接金屬蝕刻技術(shù)，以及具有氣隙的自對(duì)準(zhǔn)通孔。互連，即實(shí)現(xiàn)電力傳輸和通信的細(xì)線(xiàn)，已成為擴(kuò)展的最大障礙之一。隨著時(shí)間的推移，這個(gè)問(wèn)題變得越來(lái)越明顯——這些導(dǎo)線(xiàn)的寬度只需幾個(gè)原子厚。Imec 還在研究替代銅的新金屬，其中石墨烯是候選金屬。

Imec 還在研究系統(tǒng)技術(shù)協(xié)同優(yōu)化 (SCTO) 技術(shù)，例如 3D 互連和 2.5D 小芯片實(shí)現(xiàn)。缺乏用于 3D 芯片設(shè)計(jì)的電子設(shè)計(jì)自動(dòng)化 (EDA) 軟件是阻礙更廣泛行業(yè)采用的主要障礙。Imec 正在與 Cadence 合作，以啟用可簡(jiǎn)化 3D 設(shè)計(jì)過(guò)程的高級(jí)軟件。?

延伸到 2030 年以后更廣闊的視野，我們看到 imec 設(shè)想新材料將取代硅和 2D 原子通道的出現(xiàn)。Imec 還認(rèn)為，隨著行業(yè)無(wú)情地轉(zhuǎn)向量子計(jì)算，基于磁性的門(mén)可能會(huì)成為一種替代方案。?

原文：

https://www.tomshardware.com/news/imecs-sub-1nm-process-node-and-transistor-roadmap-until-2036-from-nanometers-to-the-angstrom-era