Verilog HDL高級數(shù)字設(shè)計(jì)

《Verilog HDL高級數(shù)字設(shè)計(jì)》結(jié)構(gòu)清晰，內(nèi)容組織合理、適合于計(jì)算機(jī)機(jī)、電子等相關(guān)專業(yè)本科高年級學(xué)生或研究生課程，同時(shí)也通用于學(xué)習(xí)VerilogHDL及其在現(xiàn)代集成電路設(shè)計(jì)流中的應(yīng)用感舉的專業(yè)人員。