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摘要

由于數(shù)字?jǐn)?shù)據(jù)創(chuàng)作的爆炸式增長，對提升計(jì)算能力的需求不斷增加。然而，我們用于持續(xù)改進(jìn)計(jì)算機(jī)三個要素（程序、內(nèi)存和互連）的傳統(tǒng)方法已經(jīng)開始面臨其局限性，因此也沒有以前那么奏效，而且預(yù)計(jì)在不久的將來也會走到盡頭。顯然，這對計(jì)算機(jī)硬件行業(yè)來說是一個很大的挑戰(zhàn)。

然而，同時也為硬件設(shè)計(jì)行業(yè)提供了開發(fā)新技術(shù)和從現(xiàn)任者手中奪走領(lǐng)軍地位的巨大機(jī)會。本文回顧了當(dāng)今計(jì)算系統(tǒng)面臨的技術(shù)挑戰(zhàn)，并介紹了不斷提升計(jì)算能力的潛在方向，并討論了計(jì)算機(jī)硬件設(shè)計(jì)師可以從哪里發(fā)現(xiàn)貢獻(xiàn)力量的好機(jī)遇。

背景介紹

這些天來，世界在各個領(lǐng)域發(fā)展非常迅速。技術(shù)開發(fā)的重心也轉(zhuǎn)向?qū)崿F(xiàn)更好的人類體驗(yàn)感、便利感和幸福感，而不是像大規(guī)模生產(chǎn)、自動化或降低成本這樣的舊重心。這種迅速的變化嚴(yán)重影響了硅產(chǎn)業(yè)，幾十年來，硅產(chǎn)業(yè)一直負(fù)責(zé)全球的計(jì)算化能力。影響可以是正面的，也可以是負(fù)面的：它可以提供更多的機(jī)會，但同時也帶來了許多挑戰(zhàn)。

事實(shí)上，機(jī)會都是關(guān)于數(shù)據(jù)[ 參考Horowitz, 2014年《computing’ energy problem 》]。[ 參考Kim, 2015年]這主要是因?yàn)槭澜缧枰嗟碾娮釉O(shè)備來處理數(shù)據(jù)。如上所述，世界正在推動實(shí)現(xiàn)一系列事情（如智能城市，安保，自動駕駛汽車），以達(dá)到更好的人類體驗(yàn)感，便利感和幸福感。為此，我們需要創(chuàng)建、復(fù)制和處理所有數(shù)據(jù)。

因此，所有研究都預(yù)測：未來10年數(shù)字信息的數(shù)量將呈指數(shù)級增長。例如，圖 1顯示了思科在 2017 年和 2019 年發(fā)布的關(guān)于全球數(shù)據(jù)創(chuàng)建量的兩份報告。這兩份報告都預(yù)測數(shù)據(jù)量將呈指數(shù)級增長，但2019年的報告顯示，數(shù)據(jù)的創(chuàng)建數(shù)量超過了2年前的預(yù)期數(shù)量，而且增長速度將更快。

[1] [參考Horowitz, 2014年](https://scholar.google.com/scholar_lookup?title=1.1?computing%E2%80%99s energy problem (and what we can do about it)&author=Horowitz&publication_year=2014)《computing’ energy problem 》;?
[2] [參考Kim, 2015年](https://scholar.google.com/scholar_lookup?title=1.1?silicon technologies and solutions for the data-driven world&author=Kim&publication_year=2015)

圖1：數(shù)字?jǐn)?shù)據(jù)創(chuàng)建趨勢和預(yù)測量（來源：思科（思科視覺網(wǎng)絡(luò)指數(shù)，2017年，2019年）。

世界是由數(shù)據(jù)驅(qū)動的，電子產(chǎn)品負(fù)責(zé)處理這些數(shù)據(jù)，這意味著我們需要創(chuàng)建越來越多的電子設(shè)備。思科預(yù)測：電子設(shè)備的數(shù)量將在 5 年內(nèi)增加近兩倍。Nvidia 給出了更積極的預(yù)測：如此發(fā)展， 7 年內(nèi)總互聯(lián)設(shè)備的數(shù)量將增加 16 倍。不管它多少錢，每個人都希望電子設(shè)備會有更多的功能。

另一方面，挑戰(zhàn)也都與數(shù)據(jù)有關(guān)。以下是在此類爆炸數(shù)據(jù)時代人們可能提起的一些關(guān)鍵問題。我們?nèi)绾翁幚磉@些數(shù)據(jù)量？我們應(yīng)該在哪里存儲數(shù)據(jù)？我們?nèi)绾闻c數(shù)據(jù)進(jìn)行溝通？而且，如果我們在數(shù)據(jù)量爆炸時保持相同的能源效率，會發(fā)生什么情況？回到圖1，思科的投影顯示，數(shù)字?jǐn)?shù)據(jù)的數(shù)量將爆炸。若真如此，如果我們在處理、存儲和交流方面保持相同的能源效率，會發(fā)生什么情況？然后，能源消耗將以與數(shù)據(jù)爆炸相同的速度增長，這絕對負(fù)擔(dān)不起。據(jù)了解，我們已經(jīng)消耗了地球上最大部分的能源用于處理電子數(shù)據(jù)；這樣的數(shù)據(jù)量絕對是負(fù)擔(dān)不起的。從這一觀察中，我們可以說，能源效率必須與數(shù)據(jù)爆炸成正比地提高，至少要保持同樣的能源消耗量。

事實(shí)上，雖然這種數(shù)據(jù)爆炸在程度上可能有一些差異，但并不是昨天開始的。因此，值得嘗試從歷史中借鑒一些東西，即我們以前是如何處理這些爆炸性數(shù)據(jù)的。圖2顯示了一個簡化的計(jì)算系統(tǒng)，在那里我們可以看到一個邏輯（處理器）IC和一個內(nèi)存IC，以及它們之間的一個互連鏈接?；旧希瑸榱颂幚砀嗟臄?shù)據(jù)，我們需要更高的處理速度、互連帶寬和內(nèi)存密度。圖 2還闡述了關(guān)于我們?nèi)绾螌?shí)現(xiàn)它的簡單摘要。對于處理器方面，CMOS（補(bǔ)充金屬氧化硅）技術(shù)擴(kuò)展，這通常代表摩爾定律，能使晶體管運(yùn)轉(zhuǎn)速度更快，消耗電力更少。一旦我們擁有了更快的晶體管，我們就可以提高時鐘速率以進(jìn)行更快的處理。一旦晶體管的功率擴(kuò)展因一些物理原因（即泄漏電流）而延遲，人們就引入了多核處理等并行線路，以提高處理速度而不提高時鐘速率。對于內(nèi)存方面，設(shè)備足跡的擴(kuò)展使內(nèi)存密度更高。

然而，廣泛的擴(kuò)展導(dǎo)致許多挑戰(zhàn)，這些挑戰(zhàn)被掌握工藝創(chuàng)新的存儲業(yè)所克服了，如DRAM的寬高比率更高，如高K材料的材料創(chuàng)新。對于互連方面，晶體管擴(kuò)展也是提高帶寬的關(guān)鍵推動器，因?yàn)楦斓木w管能使電路更快。但是，連接獨(dú)立 IC 卡的電氣通道（電線）無法與硅技術(shù)進(jìn)行擴(kuò)展，因?yàn)樗鼈兇嬖谟谖锢硎澜缰校皇窃跀?shù)字 IC 世界中。也就是說，電氣通道的帶寬有限，以至于傳輸信號的高頻組件在信道上會逐漸衰減。因此，互連工程師不得不在均衡電路方面進(jìn)行許多創(chuàng)新，以彌補(bǔ)高頻通道上的損耗，即為了在低頻和高頻上平衡通道的影響，他們還引入了時間交錯技術(shù)，這類似平行。目的是為了達(dá)到特別高的速度甚至突破晶體管的限制。

圖2：總結(jié)一下我們是如何制造出一臺更好的計(jì)算機(jī)的，以及為什么這對未來的計(jì)算機(jī)不起作用。

然而，這些歷史的經(jīng)驗(yàn)不能成為目前和未來的好策略。首先，我們即將失去全能的擴(kuò)展。擴(kuò)展還尚未完全形成；但是，如前面討論能源擴(kuò)展開始被阻礙已經(jīng)持續(xù)了一段時間。結(jié)論是，由于我們不想將芯片燒壞，因此不再增加時鐘頻率。引入平行通道是為了克服這類挑戰(zhàn)，但它也因?yàn)橥瑯拥纳釂栴}而達(dá)到了極限。只有一小部分的多核處理器可以被同時打開，這被稱為"暗硅"。

類似的問題也發(fā)生在內(nèi)存上，即縮放比例被延遲，從而限制了內(nèi)存密度的增加。縮放比例還引入了許多非理想型，以至于有許多更高級別的輔助工具，這些輔助工具會增加內(nèi)存模塊的負(fù)擔(dān)并增加內(nèi)存的延遲。對于互連端，隨著所需互連帶寬的增加，通道消耗變得非常明顯，因此為了均衡電路就消耗了過多的精力。隨著擴(kuò)展的結(jié)束，情況將更加艱難，因?yàn)槲覀儾荒茉倮酶斓木w管了。綜上所述，對于當(dāng)今和未來的計(jì)算機(jī)來說，處理數(shù)據(jù)爆炸的歷史解決方案將不像過去那樣奏效。從以下部分開始，我們將討論在未來 10 年能使計(jì)算能力持續(xù)提升的預(yù)估方案。

本文的其余部分安排如下。

"邏輯（系統(tǒng)半導(dǎo)體）"章節(jié)為計(jì)算機(jī)硬件設(shè)計(jì)行業(yè)和工程師應(yīng)對邏輯和機(jī)遇的挑戰(zhàn)提供了潛在的解決方案。"內(nèi)存和存儲"章節(jié)描述了內(nèi)存行業(yè)的最新創(chuàng)新，并討論了未來發(fā)展方向。此外，還將討論存儲設(shè)備革命給設(shè)計(jì)工程師帶來的機(jī)遇。"互連"章節(jié)討論了互連技術(shù)的最新趨勢和解決互連技術(shù)面臨的挑戰(zhàn)的潛在解決方案。最后，在"結(jié)論"章節(jié)闡述了文章結(jié)論。

調(diào)研方法

本調(diào)研于 2020 年 9 月-10 月進(jìn)行。通過三種不同的方法來收集調(diào)研文章：

通過谷歌學(xué)者和IEEE Xplore來搜索各種關(guān)鍵字，如摩爾定律，CMOS縮放比例，高帶寬內(nèi)存，V-NAND，交叉點(diǎn)內(nèi)存，收發(fā)器，PAM-4和硅光子。
從文章的來源入手，然后在引用和被引用之間來回尋找。
根據(jù)文章的影響力和可信度選擇文章;優(yōu)先考慮引用度高的文章或來自該領(lǐng)域的頂級會議和期刊的文章，如 JSSC、TCAS、TCAD、TED、AELM、ISSCC、VLSI、IEDM。

擁有專業(yè)IC卡的高效計(jì)算

在此部分中，討論了硅半導(dǎo)體的技術(shù)方向，以最大限度地利用硬件設(shè)計(jì)的機(jī)遇。當(dāng)處理計(jì)算邏輯的技術(shù)發(fā)展時，不可避免地要討論半導(dǎo)體工藝技術(shù)的擴(kuò)展極限，即摩爾定律的終結(jié)。事實(shí)上，自2014年以來，至少有一次國際固態(tài)電路會議（ISSCC）的全體會議討論了摩爾定律的終結(jié)，例如金（2015年）和范德西彭-范·利烏文霍克（2017年）。因此，讓我們快速查閱一下擴(kuò)展限制的來源。三星電子總裁在ISSCC2015年會議的演講中表示，晶體管尺寸的物理極限約為1.5nm，這來自海森堡的不確定性原則。但是，他也表示，他預(yù)計(jì)實(shí)際限制將是3nm。5年后的今天，7nm技術(shù)已經(jīng)在業(yè)界廣泛應(yīng)用。臺積電、三星電子等龍頭企業(yè)已經(jīng)在進(jìn)行5nm和3nm的技術(shù)研發(fā)，這意味著我們幾乎就要達(dá)到他說的極限。

因此，回顧"背景介紹"章節(jié)中的能源討論，關(guān)于這一點(diǎn)的適當(dāng)問題應(yīng)該是如何在不擴(kuò)大規(guī)模的情況下提高能源效率。我們可以從當(dāng)今采礦業(yè)的加密貨幣采礦（計(jì)算能源效率直接轉(zhuǎn)化成了金錢）中找到一些提示?；叵?017年，當(dāng)加密貨幣價值達(dá)到第一個高峰時，讀者可能會記得圖形處理單元（GPU）的價格變得非常昂貴。這僅僅是因?yàn)?GPU 比中央處理單元（CPU）效率高得多，因此使用 GPU 進(jìn)行采礦可以提供更多的利潤率。那么，為什么與CPU相比，GPU效率高得多呢？

這是因?yàn)樗菍Ｓ玫摹PU 更通用，但 GPU 更具體。即，靈活性和效率之間存在計(jì)算權(quán)衡。發(fā)現(xiàn)這一點(diǎn)后，人們前往現(xiàn)場可編程門檻陣列（FPGA）進(jìn)行加密貨幣挖掘，以提高效率，最終他們設(shè)計(jì)了僅用于挖掘的應(yīng)用專用集成電路（ASIC）。圖3顯示了對各種加密貨幣礦工的調(diào)查，在那里我們可以找到一個ASIC礦工比CPU礦工效率高10的四次方倍。從觀察中，我們可以得出結(jié)論，如此巨大的收益來自專業(yè)IC的設(shè)計(jì)。綜上所述，制作專門的IC是高效計(jì)算最有前途的解決方案之一。根據(jù)這一點(diǎn)，制造公司將使其工藝技術(shù)多樣化，而不是縮小其規(guī)模，例如全球制造廠45nm CLO工藝，這是專門的硅光子技術(shù)。

圖3：各種加密貨幣礦工的能源效率調(diào)查。

專業(yè)化的生產(chǎn)力問題

我們發(fā)現(xiàn)，專業(yè)化將是解決能源問題和保持計(jì)算持續(xù)進(jìn)步的潛在解決方案。然而，專業(yè)化也有一些缺點(diǎn)，因此我們需要研究專業(yè)化在新時期是如何盈利的。在圖4A的簡化模型中，一家無晶圓廠公司以前出貨了100萬臺通用芯片，但他們計(jì)劃在10個不同工藝中設(shè)計(jì)10個專用芯片，以滿足更好的效率要求。同時，他們預(yù)計(jì)，隨著電子產(chǎn)品需求的增加，他們總共可以運(yùn)送200萬塊芯片。在模型中，該公司目前盈利300萬美元。在圖4A的右側(cè)，當(dāng)公司設(shè)計(jì)10個專用芯片，總運(yùn)費(fèi)翻倍時，會進(jìn)行線性外推。請注意，所有成本均按與生產(chǎn)量成正比的線性推斷。

圖4：專業(yè)化的生產(chǎn)力問題。

案例研究（A）理想案例，（B）實(shí)用案例，（C）實(shí)用案例，設(shè)計(jì)時間縮短。

然而，這是過于樂觀的預(yù)測。圖 4B顯示更逼真的模型。收入和生產(chǎn)成本確實(shí)與運(yùn)費(fèi)成正比。但是，推斷其他費(fèi)用是否有意義？當(dāng)然，答案是否定的。例如，人工不能進(jìn)行線性地縮放。要設(shè)計(jì)一個完整的芯片，他們需要模擬工程師、數(shù)字工程師、制造工程師等等。因此，即使芯片設(shè)計(jì)中必定需要共享大量的成果，但是只有 4 名工程師才能制造出過去由 20 名工程師制造的芯片，這是沒有意義的。因此，圖 4B中的模型假定 10 名工程師可以設(shè)計(jì)專用芯片 A0。如果是這樣，利潤將變?yōu)樨?fù)數(shù)。這里的計(jì)算非常粗略，但至少我們可以觀察到，很大一部分設(shè)計(jì)成本沒有與生產(chǎn)量成規(guī)?；?。公司會提高價格，但客戶不會對此感到滿意。那么，專業(yè)化是一個虛假的夢想嗎？

這里最合理的解決方案是縮短設(shè)計(jì)時間，因?yàn)檫@樣的設(shè)計(jì)成本與設(shè)計(jì)時間成正比，如圖4C所示。例如，如果他們能將設(shè)計(jì)時間縮短一半，就可以將費(fèi)用減少一半，那么他們就能賺取更多的利潤。如前所述，他們正在設(shè)計(jì)10種不同但相似的芯片，并且有一些可共享的成果。這意味著，如果他們使數(shù)量最大化，他們應(yīng)該能夠大大減少單件設(shè)計(jì)時間。

通過重復(fù)利用設(shè)計(jì)來縮短設(shè)計(jì)時間

那么，我們應(yīng)該嘗試如何最大限度地提高可共享性呢？一般來說，我們可以認(rèn)定模擬和混合信號（AMS）電路設(shè)計(jì)通常是縮短設(shè)計(jì)時間的障礙。這主要是因?yàn)榕c數(shù)字設(shè)計(jì)相比，AMS 電路設(shè)計(jì)高度依賴人類的啟發(fā)式知識和技能。此外，由于 CMOS 技術(shù)的復(fù)雜設(shè)計(jì)規(guī)則和數(shù)字友好型擴(kuò)展，設(shè)計(jì)的復(fù)雜性會隨著技術(shù)的縮減而增加，例如圖 5A中顯示的大量設(shè)計(jì)規(guī)則，我們可以看到隨著技術(shù)的縮減，設(shè)計(jì)復(fù)雜性呈指數(shù)級增長。圖 5B顯示了 AMS 電路的一般設(shè)計(jì)流程。一旦我們決定電路拓?fù)渚W(wǎng)，我們就會根據(jù)一些計(jì)算公式仔細(xì)調(diào)整晶體管尺寸，并使用 CAD 工具運(yùn)行模擬。如果模擬結(jié)果不積極，我們重新回去調(diào)整大小。一旦我們滿足規(guī)格與示意圖模擬，我們會繼續(xù)繪制布局面罩，之后我們運(yùn)行附屬提取的（PEX）模擬，并再次檢查結(jié)果。

根據(jù)結(jié)果，我們必須來回重復(fù)多次操作，直到電路的性能完全優(yōu)化。這里的主要問題是，大部分時間都花在了繪圖布局上，其復(fù)雜性一直在增加，如圖5A所示。有人可能會問，既然我們做了數(shù)字設(shè)計(jì)，為什么我們不嘗試自動化的模擬設(shè)計(jì)。然而，事實(shí)上，很難說我們可以在不久的將來為布局設(shè)計(jì)做到這一點(diǎn)，因?yàn)檫@個過程中只有少量幾種方式是對的，但是有數(shù)十億種方式是錯的。這意味著，要使自動化工具正常運(yùn)轉(zhuǎn)，設(shè)計(jì)師應(yīng)該非常精確地對工具進(jìn)行約束，所以他們花了大部分的設(shè)計(jì)時間來限制那些不是很有效的工具。這就是該領(lǐng)域的工程師很少使用此類自動化工具的主要原因。

圖5：（A）跨技術(shù)節(jié)點(diǎn)的硅設(shè)計(jì)復(fù)雜性，（B）AMS電路的一般設(shè)計(jì)流程。

事實(shí)上，一個更好的方法是重復(fù)使用，因?yàn)橹貜?fù)使用比自動化容易一點(diǎn)。例如，我們可以找一個知道如何正確地做到這一點(diǎn)的好設(shè)計(jì)師，讓他/她來設(shè)計(jì)。同時，我們強(qiáng)制他/她創(chuàng)建為了正確輸出可執(zhí)行腳本（通常稱為生成器）而要執(zhí)行的每一步。然后腳本包含了優(yōu)秀設(shè)計(jì)師設(shè)計(jì)的正確執(zhí)行方式，所以無論誰運(yùn)行腳本，輸出都應(yīng)該是正確的。但是，由于晶體管形狀在工藝技術(shù)之間不同，因此很難在沒有設(shè)計(jì)師創(chuàng)造性發(fā)明的參與下，生成僅與腳本自動捕獲與設(shè)計(jì)規(guī)則兼容的形狀。因此，這種基于腳本的方法在單個工藝技術(shù)中效果很好，但是移植到另一種技術(shù)時，它將面臨許多挑戰(zhàn)。為了解決這種便捷性問題，許多作品都提到了適用模板的方法。設(shè)計(jì)師不會讓布局腳本從零開始繪制布局，而是準(zhǔn)備原始組件的設(shè)計(jì)規(guī)則認(rèn)知模板。腳本通過遵循專家設(shè)計(jì)師預(yù)先定義的方式組裝模板。這就像一個樂高塊，當(dāng)我們買一個樂高包，有很多單位塊（模板）和裝配手冊（腳本），如圖6所示。

圖6：基于使用可執(zhí)行腳本（生成器）重復(fù)使用設(shè)計(jì)流程的設(shè)計(jì)流程：（A）用于第一個過程，（B）用于將設(shè)計(jì)移植到另一個過程。

這種基于再利用的方式在專業(yè)化的未來領(lǐng)域非常具有潛力，但是設(shè)計(jì)師們必須克服一些障礙。事實(shí)上，開發(fā)優(yōu)雅的 CAD 工具沒什么大不了的。下面是一個基于作者的工程經(jīng)驗(yàn)的例子。作者已經(jīng)使用了三個不同的框架來輔助這種再利用過程，the Laygo，XBase和ACG。它們彼此大相徑庭，如圖7所概括的那樣，例如 Laygo 對模板的定義更加嚴(yán)格，因此它更限制了自由程度，而 ACG 則具有松散的模板定義。有利有弊：Laygo 以犧牲自由程度為代價，以錯誤的方式減少了以更便捷的方式進(jìn)行操作的數(shù)量。ACG 允許自由，但它給設(shè)計(jì)者增加了耗費(fèi)在編寫便捷式腳本上的時間。

總之，這只是一個權(quán)衡。設(shè)計(jì)師應(yīng)該花更多的時間使它便捷（圖7的左側(cè)），或者他們應(yīng)該花更多的時間使它與定制設(shè)計(jì)一樣好（圖7的右側(cè)）。無論哪種方式，一個好的腳本必須具有靈活的參數(shù)（張等人，2018年）。因此，這不是我們要使用哪種工具的問題。相反，由于模擬設(shè)計(jì)師通常不熟悉這些參數(shù)，則更重要的是設(shè)計(jì)師是否愿意使用哪種方式。此外，與自定義設(shè)計(jì)相比，編寫設(shè)計(jì)腳本需要更多的技能儲備和思維儲備。因此，為了充分發(fā)揮再利用的效益，設(shè)計(jì)師必須有耐心并且愿意學(xué)習(xí)，這是現(xiàn)階段主要的障礙。

圖7：比較3個不同的框架，以支持重復(fù)使用過程。

一旦我們克服了障礙，將有更多的機(jī)會進(jìn)一步提高生產(chǎn)力。例如，它允許機(jī)器完成圖 5B中顯示的整個設(shè)計(jì)更新?lián)Q代。傳統(tǒng)上，人們認(rèn)為設(shè)計(jì)空間太大，以至于即使只原理圖模擬，也無法完全實(shí)現(xiàn)自動優(yōu)化。然而，最近的縱深化技術(shù)進(jìn)步已經(jīng)能夠彌補(bǔ)如此大的空白，所以一臺機(jī)器已經(jīng)可以處理原理圖優(yōu)化。但是，如前所述，布局自動化幾乎是不可能的，因此機(jī)器必須與布局循環(huán)斗爭?；谀_本的布局再利用可以縮小差距：（1）機(jī)器可以對示意圖參數(shù)進(jìn)行大小調(diào)整。（2）布局腳本可以根據(jù)參數(shù)生成布局。（3）機(jī)器運(yùn)行 PEX 模擬并檢查結(jié)果。（4）根據(jù)結(jié)果，機(jī)器調(diào)整參數(shù)大小并重復(fù) （1） - （3），直到電路完全優(yōu)化。許多成果應(yīng)該會出現(xiàn)，以共同推進(jìn)這種基于人工智能的設(shè)計(jì)，很明顯在這個過程中將出現(xiàn)很多機(jī)遇。

內(nèi)存和存儲

內(nèi)存縮放限制和三維集成

在前一節(jié)中，我們討論了設(shè)計(jì)過程的專業(yè)化和再利用將是解決邏輯方面面臨的挑戰(zhàn)的解決方案之一。在本節(jié)中，將介紹最近的進(jìn)展和未來的內(nèi)存技術(shù)，然后討論硬件設(shè)計(jì)師為技術(shù)創(chuàng)新做出貢獻(xiàn)的機(jī)遇。事實(shí)上，在內(nèi)存行業(yè)，物理和設(shè)備工程比設(shè)計(jì)工程發(fā)揮著更加重要的作用。例如，在內(nèi)存設(shè)備不斷發(fā)展時，內(nèi)存模塊中位線感放大器的電路拓?fù)鋽?shù)十年來一直沒有改變。這一趨勢在未來可能會持續(xù)下去，但預(yù)計(jì)內(nèi)存行業(yè)將需要更多的設(shè)計(jì)創(chuàng)新。

讓我們簡要回顧一下當(dāng)前內(nèi)存面臨的挑戰(zhàn)，這主要是因?yàn)?背景介紹"中討論的縮放限制?；旧?，較高的內(nèi)存密度是過程擴(kuò)展啟用的最高優(yōu)先級。然而，對于 DRAM 來說，由于擴(kuò)展范圍廣泛，電容降低會導(dǎo)致許多挑戰(zhàn)，例如數(shù)據(jù)保留時間短、傳感差和干擾強(qiáng)。因此，縮放不再像以前那樣有效。同樣，NAND 閃光燈也經(jīng)歷了大量縮放帶來的許多非理想問題，例如短通道效應(yīng)、泄漏和被干擾。同樣，縮放已經(jīng)不像過去那樣有效。然而，最近，內(nèi)存行業(yè)找到了一個很好的方法，替代辛苦地推動設(shè)備縮放，他們找到了3D堆疊的解決方案。圖8顯示了最近為 DRAM 和 NAND 閃光燈、高帶寬內(nèi)存（HBM）和垂直 NAND （V-NAND）開發(fā)的 3D 堆疊創(chuàng)新。在 HBM 中，多個 DRAM 模具被堆疊，并通過硅通道（TSV）連接。基礎(chǔ)半導(dǎo)體模具可用于緩沖 DRAM 堆棧和處理單元（主機(jī) SoC）。

半導(dǎo)體模具和處理單元通過微凹凸和硅插座器連接。由于內(nèi)存堆棧和處理單元未以 3D 方式集成，HBM 通常被視為 2.5D 集成。與傳統(tǒng) DRAM 相比，HBM 的獨(dú)特功能（如 TSV 的低電容、2.5D 集成和硅插座器的高互連密度）實(shí)現(xiàn)了高容量（并非總是）、低功耗和高帶寬。另一方面，在NAND閃光燈中，記憶細(xì)胞本身被堆疊。有趣的是，現(xiàn)在它高于100層。事實(shí)上，這些在容量上的許多創(chuàng)新，以及處理單元的進(jìn)步，是由于連接方面解決了更高的帶寬和更低的延遲。

換句話說，它需要更多的互連設(shè)計(jì)貢獻(xiàn)，以便為設(shè)計(jì)工程師提供機(jī)會。例如，隨著 V-NAND 的固態(tài)驅(qū)動器（SSD）容量顯著增加，傳統(tǒng)的串行 ATA （SATA）接口不夠快，無法提供足夠的帶寬。因此，最近的 SSD 產(chǎn)品使用 NVM 快遞（NVMe）協(xié)議，該協(xié)議使用外圍組件互連快遞（PCIe）接口。事實(shí)上，PCIE 是發(fā)展非常迅速的標(biāo)準(zhǔn)之一：業(yè)界在2016年研發(fā)了16-Gb/s PCIe gen4，但從2018年開始研發(fā)32Gb/s gen5，現(xiàn)在64-Gb/s gen6規(guī)格即將發(fā)布。

圖8：（A） HBM 和（B） V-NAND 的概念圖。

由于多個模具堆積在 HBM 中，因此需要更多的互連，并且存在與傳統(tǒng)互連不同的獨(dú)特挑戰(zhàn)，這意味著互連設(shè)計(jì)需要做大量工作。例如，堆疊的 DRAM 正在通過硅插座通道與處理單元進(jìn)行通信，這與傳統(tǒng)的通道響應(yīng)和回復(fù)非常不一樣。此外，堆疊的 DRAM 模具由 TSV 鏈接連接，其特點(diǎn)也大不相同。還有一個半導(dǎo)體模具，其中HBM PHY用于連接DRAM堆棧和主機(jī)SoC。它具有獨(dú)特的問題，例如由于堆疊產(chǎn)生的熱穩(wěn)定性問題，這應(yīng)該通過硬件設(shè)計(jì)來克服。

引入新的內(nèi)存設(shè)備

除了上述努力外，內(nèi)存行業(yè)還嘗試引入新的非揮發(fā)性內(nèi)存（NVM）設(shè)備，例如相變 RAM （PRAM）或電阻內(nèi)存（RRAM，也稱為記憶器），其概念圖顯示在圖 9中。這些設(shè)備只有兩個端口，因此其 4F平方的占用空間較小，他們能夠集成在橫向陣列并且容易堆疊。此外，它們可以在后端過程中形成，以便能夠集成在CMOS外圍電路的頂部，這使得它們的有效密度更高，并實(shí)現(xiàn)真正的3D集成感。此外，這種設(shè)備本身比 NAND 設(shè)備快得多。請注意，更快的設(shè)備意味著我們需要更快的互連，而不是因?yàn)榛ミB而降低內(nèi)存性能。即，對高性能互連設(shè)計(jì)的需求將更大，類似于 HBM 和 V-NAND 案例。

圖9：具有橫桿陣列結(jié)構(gòu)的新內(nèi)存設(shè)備。

這些設(shè)備具備許多有吸引力的功能，但是，有很多挑戰(zhàn)需要克服，以讓他們在行業(yè)中取得成功。例如，它們的操作和副作用尚未完全建模：并且PRAM存在可靠性問題，即稱為在編寫操作過程中的快照電流：RRAM還有一個隱藏的現(xiàn)存問題，輸出及寫入操作的扭曲；并且改變后的成果比傳統(tǒng)設(shè)備大得多，因?yàn)樗鼈兙哂袃?nèi)在的非線性。事實(shí)上，這類挑戰(zhàn)可以歸入設(shè)計(jì)工程師能夠比設(shè)備工程師做得更好的類別。例如，他們可以構(gòu)建一個良好的物理感知模型，將這些設(shè)備引入準(zhǔn)確而復(fù)雜的硬件模擬，實(shí)現(xiàn)電路和設(shè)備之間的協(xié)作優(yōu)化。由于其非線性和滯后性，需要開發(fā)一些特殊的技術(shù)，以確保他們在一個巨大的陣列級模擬中既能被約束，同時還能捕捉真實(shí)的痕跡。

另一方面，可以引入一些電路設(shè)計(jì)技術(shù)，以減輕回扣電流。此外，電路設(shè)計(jì)者可以提出耐變或變體補(bǔ)償技術(shù)，以解決變體問題，或?yàn)榱税盗餍袨槎O(shè)計(jì)暗流取消方案。此外，展望未來，RRAM 被認(rèn)為是內(nèi)存計(jì)算或神經(jīng)形態(tài)計(jì)算最有希望的候選者，因?yàn)樗軌虼鎯δM權(quán)重。這些方法被認(rèn)為可以克服當(dāng)前計(jì)算機(jī)架構(gòu)的局限性，我們需要大量的跨學(xué)科研究機(jī)會來實(shí)現(xiàn)它們。

綜上所述，3D集成和新內(nèi)存設(shè)備的引入被認(rèn)為可以克服內(nèi)存設(shè)備的擴(kuò)展限制，它既需要硬件設(shè)計(jì)師的大量支持，同時也提供了許多努力的機(jī)遇。

互連

趨勢調(diào)查和挑戰(zhàn)

本節(jié)介紹了計(jì)算機(jī)通信互連的挑戰(zhàn)和潛在解決方案?；仡?背景介紹"中，數(shù)據(jù)的增加和計(jì)算的進(jìn)步需要更高的速度互連，但是隨著數(shù)據(jù)速率的提高，電通道變得越來越低效。圖 10顯示了一般互連的架構(gòu)圖，該圖將并行輸入序列化到高速非返回-零（NRZ）位流，并通過電氣通道（線）傳輸，然后將串行輸入去序列化，最后在接收端并行。值得注意的是，這種架構(gòu)在過去 15 年中沒有改變。此后，這些進(jìn)展主要側(cè)重于改善特定黃金建筑的構(gòu)建基塊，例如設(shè)計(jì)更好的均衡器，對通道消耗提供更好的彌補(bǔ)。

圖10：一般互連架構(gòu)的塊圖。

讓我們更深入地分析是什么原因?qū)е铝擞?jì)算機(jī)互連方面的挑戰(zhàn)。如前所述，電路不與硅技術(shù)同時擴(kuò)展。但是，互連部分利用了技術(shù)擴(kuò)展，因?yàn)楦斓木w管能夠使電路更好地克服所增加的通道損耗。圖11A顯示了來自最新出版作品中的一項(xiàng)調(diào)查，在此我們可以確認(rèn)技術(shù)節(jié)點(diǎn)和數(shù)據(jù)速率之間的相關(guān)性。然而，另一方面，隨著帶寬的增加，損耗越來越嚴(yán)重，克服所增加的通道損耗變得越來越昂貴：均衡電路消耗需要太多能量以至于不能補(bǔ)償損失，這使人們對增加帶寬猶豫不決。因此，在32-nm節(jié)點(diǎn)之后，這種趨勢已經(jīng)減弱。圖 11B顯示了多年來的帶寬趨勢，這顯然表明帶寬增長已飽和在 28-40 Gb/s 左右多年。

圖11：與（A）技術(shù)節(jié)點(diǎn) （B）相關(guān)的研究和互連趨勢發(fā)表年份。

最近，為了打破僵局，一個巨大的改變已經(jīng)發(fā)生。一種振幅調(diào)制技術(shù)，稱為4級脈沖振幅調(diào)制（PAM-4），它已被業(yè)界采用。通過 PAM-4，互連可以在一位周期內(nèi)傳輸兩個位，使有效帶寬比 NRZ 增加一倍。這一戲劇性的改變使互連帶寬高于圖 11中觀察到的 50 Gb/s，并且大多數(shù)速度高于 50 Gb/s 的最新規(guī)格都采用 PAM-4。此外，除了非常前端電路外，所有的黃金建筑都并非必須用 PAM-4 進(jìn)行更改，這使得它更具吸引力。

然而，我們必須問，這種做法是否可持續(xù)。我們通過采用 PAM-4 將數(shù)據(jù)速率提高了一倍，那么我們可以使用 PAM-8 或 PAM-16 進(jìn)行同樣的處理嗎？圖12顯示了這些調(diào)制之間的比較。PAM-4 的基本概念是同時傳輸兩個位，因此它以相同的 Nyquist 頻率實(shí)現(xiàn) 2 倍更高的數(shù)據(jù)速率。但是，有 4 個信號級別（3 個堆疊的眼睛），而不是 2 個級別（1 只眼睛），信號噪聲比（SNR）降解 3 倍，或 9.5 dB。它還引入了一些其他非理想型，如非線性和 CDR 復(fù)雜性，因此情況可能更糟。如今，PAM-4 是合理的，因?yàn)楦叩膸挼暮锰幊^了 SNR 損失。我們可以為PAM-8做同樣的計(jì)算。它傳輸3位，而PAM-4傳輸2位，所以我們得到1.5倍以上的帶寬，而它有7只眼睛勝過PAM-4代有3只眼睛，這相當(dāng)于7.4-dB SNR的退化。即PAM-8的益處低于我們從PAM-4獲得的好處。PAM-16的相同計(jì)算也在圖12中給出，在那里我們可以發(fā)現(xiàn)其益處甚至比PAM-8還要小。從觀察中，我們可以得出結(jié)論，振幅調(diào)制將不是一個可持續(xù)的解決方案，而通道容量和噪音將保持不變（香農(nóng)，1948年）。

圖12：（A） NRZ、（B） PAM-4、（C） PAM-8 和（D） PAM-16 的比較。

未來方向

作為替代方案，我們寧愿開始修改金色建筑。其中一個潛在的候選者是轉(zhuǎn)發(fā)時鐘結(jié)構(gòu)，在幾部文獻(xiàn)中都進(jìn)行了研究。互連的位誤差率（BER）是振幅噪聲（SNR）和定時噪聲（抖動）的函數(shù)。如果 SNR 隨著通道損失的增加或 PAM 的使用而變壞，我們可以嘗試通過提高計(jì)時噪聲來消除它。然而，在傳統(tǒng)架構(gòu)中，除了燃燒更多的功率外，減少時序噪聲的方法非常有限。相反，我們可以將發(fā)射時鐘與數(shù)據(jù)一起轉(zhuǎn)發(fā)到接收器。由于轉(zhuǎn)發(fā)時鐘的正時噪聲與數(shù)據(jù)相關(guān)，因此與轉(zhuǎn)發(fā)時鐘一起取樣數(shù)據(jù)可消除相關(guān)組件，從而最大限度地降低接收端的有效計(jì)時噪聲。這樣，信號功率和 CDR 復(fù)雜性可以在同一 BER 中顯著降低，只需增加一個時鐘通道即可。

另一方面，我們也可以對架構(gòu)進(jìn)行更大的更改。在基于模擬數(shù)字轉(zhuǎn)換器（ADC）的互連或數(shù)字信號處理（DSP）基于的互連，接收器的模擬前端電路被高速ADC取代，大部分均衡工作和CDR項(xiàng)目是在數(shù)字領(lǐng)域完成的。這樣，就使用了具有密集數(shù)字邏輯的廣泛均衡器。此外，PAM-4 證明使用 ADC 是正當(dāng)?shù)?，因?yàn)樗趥鬏敽徒邮斩鄠€數(shù)據(jù)級別時已經(jīng)需要簡單的類似 ADC 的前端?；?DSP 的互連正在迅速成熟，但仍有許多工作需要完成，例如開發(fā)設(shè)計(jì)技術(shù)用于構(gòu)建高速 ADC 或解決DSP 接收器的高延遲。

對于長期解決方案，需要做出更劇烈的改變，因?yàn)榛鞠拗剖莵碜噪姎馔ǖ赖膸捰邢?。因此，用帶寬幾乎無限的光學(xué)通道取代電氣通道被認(rèn)為是一個非常有前途和最終的解決方案。通常，光互連用于長途電信，而電氣互連則用于短距離計(jì)算機(jī)通信。這主要是因?yàn)楣鈱W(xué)互連由于耗電光學(xué)設(shè)備和光電接口而消耗了更高的功率。另一方面，由于其無損性，通信距離對光通信性能影響不大。

然而，電力互連在短距離通信中表現(xiàn)出較低的功耗，但隨著通信距離的增加，其功耗顯著增加，因?yàn)殡娡ǖ罁p失隨著距離變遠(yuǎn)呈指數(shù)級增長。因此，光學(xué)互連比電氣互連效率更高，這一長度至關(guān)重要，如圖 13A（Cho、Kapur 和 Saraswat，2004年）所示。類似地，當(dāng)所需數(shù)據(jù)速率增加時，即使在相同的距離內(nèi)，電氣互連的功耗也會呈指數(shù)級增長，但它對光學(xué)互連的影響很小，如圖 13B所示。因此，隨著數(shù)據(jù)速率的不斷提高，臨界長度預(yù)計(jì)將變短，這使我們相信光學(xué)互連最終將用于計(jì)算機(jī)通信。但是，要實(shí)現(xiàn)這一點(diǎn)，必須提高光學(xué)互連的能效。目前，商用光學(xué)互連（長距離）的帶寬效率產(chǎn)品比電氣互連低近1000倍。那么，為什么目前的光學(xué)互連會消耗那么多的電量呢？原因可能很多，但其中一個主要原因是它不是整體整合的。當(dāng)我們研究光通信模塊時，有多個 IC，如光子發(fā)射器、接收器、電子驅(qū)動程序 IC、重定時器 IC 和微控制器。因此，即使在單個通信模塊中，也有如此多的接口，其中電信號傳到真正的模擬世界，并感知到笨重的附屬物，這才導(dǎo)致了如此低的能效。

那么，將光學(xué)設(shè)備和 VLSI 電路集成在單個芯片中的單一集成可以成為降低功耗的解決方案。除了單體集成外，密集波長分割多路復(fù)用（DWDM）還允許通過單個光纖傳輸多個數(shù)據(jù)流，從而顯著提高了光學(xué)互連的帶寬密度。DWDM 可以被視為另一種調(diào)制，但它不會像 PAM 那樣降低 SNR。事實(shí)上，光學(xué)互連在30多年前就開始受到關(guān)注，但直到最近才成功。然而，最近，大量付出的累積是為了拿出有希望的項(xiàng)目成果，如5-pJ/位單體DWDM，6-pJ/位112-Gb/s PAM-4，所以期待的時代真的已經(jīng)不遠(yuǎn)了。

圖13：（A）電氣和光學(xué)互連之間的功率比較和臨界長度的定義。（B）以更高的速度縮短臨界長度。

結(jié)論

本文回顧了當(dāng)前計(jì)算系統(tǒng)（邏輯、內(nèi)存、互連）面臨的挑戰(zhàn)。從半導(dǎo)體上講，研究了加密貨幣礦技術(shù)，這指明了未來走專業(yè)化方向，但專業(yè)化的缺點(diǎn)也以一個無晶圓廠公司的例子進(jìn)行了討論。對于內(nèi)存，調(diào)研了設(shè)計(jì)工程與設(shè)備工程相結(jié)合的挑戰(zhàn)和機(jī)遇，而其他研究往往側(cè)重于設(shè)備。對于互連，對最先進(jìn)的成果進(jìn)行了調(diào)研，并討論了最近的趨勢和挑戰(zhàn)。通過對每個部分進(jìn)行的調(diào)研和討論，本文為所面臨的這些挑戰(zhàn)指出了解決方案和機(jī)遇，均總結(jié)于補(bǔ)充信息圖2中。在邏輯方面，建議在摩爾定律之后實(shí)現(xiàn)更高的效率，并建議再利用，以解決專業(yè)化的生產(chǎn)力問題。在內(nèi)存方面，內(nèi)存芯片或單元的三維集成以及新的NVM設(shè)備的引入有望克服內(nèi)存密度問題。同時，他們還希望設(shè)計(jì)工程師能提供大量貢獻(xiàn)，例如高性能互連、強(qiáng)大的物理感知設(shè)備建模以及眾多的設(shè)計(jì)技術(shù)來克服設(shè)備限制。最后，互連方需要創(chuàng)新其傳統(tǒng)架構(gòu)，而傳統(tǒng)架構(gòu)暫時沒有改變，最終必然需要促使光學(xué)互連。