輕松成為設(shè)計高手

《輕松成為設(shè)計高手——Verilog HDL實用精解》主要分為3部分：第1～3章描述了Verilog HDL語言的基本概念、設(shè)計流程、語法與建模方式；第4～6章討論如何合理使用Verilog HDL描述高性能的可綜合電路；第7、8章重點描述了如何編寫測試激勵以及Verilog的仿真原理。另外，第9章對Verilog HDL語言的發(fā)展趨勢做了展望。

《輕松成為設(shè)計高手——Verilog HDL實用精解》可作為高等院校通信工程、電子工程、計算機、微電子與半導(dǎo)體學(xué)等理工專業(yè)的教材，也可作為FPGA／CPLD邏輯設(shè)計工程師、IC工程師、硬件電路設(shè)計工程師的實用工具書。本書由EDA先鋒工作室編著。