印度將發(fā)力RISC-V處理器
RISC-V 架構(gòu)的主要優(yōu)勢之一是它是開放的，因此任何具有適當技能的組織都可以開發(fā)自己的內(nèi)核，印度政府利用微處理器開發(fā)計劃 (MDP) 幫助開發(fā) VEGA RISC- 抓住了這個機會本地 V 核。
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在電子和信息技術(shù)部 (MeitY) 的資助下，先進計算發(fā)展中心 (C-DAC) 成功設(shè)計了五個 RISC-V 處理器，從單核 32 位 RISC-V 微控制器級處理器到支持 Linux 的四核 64 位亂序處理器。
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C-DAC 開發(fā)的五個 VEGA 內(nèi)核的主要特性：
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VEGA ET1031 – 32 位單核 3 級有序 RV32IM 處理器，帶AHB/AXI4.bus，可選 MMU，可選調(diào)試
VEGA AS1061 – 64 位單核 6 級有序 RV64IMAFDC 處理器，具有 8KB D-cache、8KB I-cache、FPU、AHB/AXI4總線
VEGA AS1161 – 64 位單核 16 級流水線亂序 RV64IMAFDC 處理器，具有 32KB D-cache、32KB I-cache、FPU、AHB/AXI4/ACE總線
VEGA AS2161 – 64 位雙核 16 級流水線亂序 RV64IMAFDC 處理器，具有 32KB D-cache、32KB I-cache、512KB L2 cache、FPU、AHB/AXI4/ACE 總線
VEGA AS4161 – 64 位四核 16 級流水線亂序 RV64IMAFDC 處理器，具有 32KB D-cache、32KB I-cache、1024KB L2 高速緩存、FPU、AHB/AXI4/ACE 總線
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深入了解高端 VEGA AS4161 的主要特性：
·??????RISC-V 64G (RV64IMAFD) 指令集架構(gòu)
·??????13-16階段亂序流水線實現(xiàn)
·??????高級分支預測器：BTB、BHT、RAS
·??????哈佛架構(gòu)，獨立的指令和數(shù)據(jù)存儲器
·??????用戶、主管和機器模式權(quán)限級別
·??????支持 Linux 的全功能內(nèi)存子系統(tǒng)
????????? ? 內(nèi)存管理單元
????????????基于頁面的虛擬內(nèi)存
????????????可配置的 L1 緩存
????????????可配置的二級緩存
·??????高性能多核互連
·??????符合 IEEE 754-2008 的高性能浮點單元
·??????AXI4- / ACE，兼容外部接口
·??????平臺級中斷控制器
????????????多達 127 個 IRQ
????????????低中斷延遲
·??????向量中斷支持
·??????高級集成調(diào)試控制器
????????????JTAG 兼容接口
?????????????硬件/軟件斷點支持
·??????調(diào)試擴展允許通過 GDB >>openOCD >> JTAG 連接進行 Eclipse 調(diào)試
·??????兼容 Linux
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預計不會很快就會有桌面 Linux 的處理器，因為 AS4161 主要針對存儲和網(wǎng)絡(luò)應用程序。
更好的是兩個 SoC（THEJAS32和 THEJAS64）的文檔的公開可用性，分別基于 VEGA ET1031 和 VEGA AS1061 內(nèi)核，HDL代碼在ARTYA7 FPGA 板上運行（A7-35T可以運行 THEJAS32，但 A7-100TTHEJAS64 需要）。帶有 Eclipse IDE的C/C++ VEGASDK允許工程師為該平臺開發(fā)程序，并且還提供了用于 64 位 VEGA 處理器的Linux 源代碼。代碼托管在 Gitlab 上，但您需要在檢索代碼之前請求訪問...這有點令人失望。
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印度政府還計劃為 VEGA 處理器舉辦培訓課程，但該頁面目前是空的。找不到任何有關(guān) VEGA 的時間表以及制造是否會在印度進行計劃的信息。該項目的博客已經(jīng)好幾個月沒有更新了，但“VEGA處理器”的YouTube賬號在2022年1月31日上傳了一段視頻，對五款VEGA RISC-V處理器進行了概述（來源：cnx-software）。
項目網(wǎng)站（https://vegaprocessors.in/）。
RISC-V更多技術(shù)內(nèi)容，請參看《RISC-V手冊開源指令集指南》，十一章技術(shù)干貨，目錄如下所示：
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